Design Compiler再了解(三十八)

Multiple Clock Delay

此處只能用在 Synchronous clock 注意! 注意!

如果是 Asynchronous clock指要設false path即可
set_false_path -from [get_clocks CLKA] -to [get_clocks CLKB]
set_false_path -from [get_clocks CLKB] -to [get_clocks CLKA]
對所有的clock要設false path
可用下面語法，簡便許多
set DESIGN_CLOCKS [all_clocks]
foreach_in_collection _CLK $DESIGN_CLOCKS {
set_false_path -from $_CLK -to [remove_from_collection [all_clocks] $_CLK]
}


在Synchronous clock中必須注意的是
有些clock是virtual
所以必須要用
Use virtual clocks and –add_delay as needed

input pin/port的部分

















output pin/port的部分