Accellera、OSCI合併 推動EDA邁向整合

轉貼自電子工程專輯
http://www.eettaiwan.com/ART_8800658972_480102_NT_542f28bc.HTM?8800089207&8800658972&click_from=8800089207,9950038858,2012-01-06,EETOL,ARTICLE_ALERT 

根據這個新聞可以得知，Co-simulation機制與systemC的結合，將是未來EDA發展的方向。因此IC-Design將越來越像是Software Design，HW/SW界線將開始模糊，好像陰陽開始調合了。呵呵！！！

電子設計自動化(EDA)領域向整合再邁出了一大步。日前，Accellera與開放式SystemC促進會(OSCI)這兩個EDA和智財標準制定組織宣佈將合併，共同組成Accellera系統促進會(Accellera Systems Initiative)。合併後的組織將致力於推動系統與半導體設計領域的標準制定，目標是讓電子設計產業間能更有效率地進行合作。

隨著系統晶片的複雜度不斷攀升，系統、軟體與半導體等設計工作將高度整合，這是為何Accellera與OSCI有必要合併，的主因，因為業界需要一個能加快整合的組織，來制訂相關智財與電子設計自動化的標準，Cadence Design Systems公司的EDA/IP標準暨互通性組織主管Stanley Krolikoski說。Krolikoski是Accellera Systems Initiative董事會成員，他目前也擔任IEEE設計自動化標準委員會(DASC)主席。

“這項合併與標準制訂計畫的整合，呼應了系統與半導體業界需求的重大進展，” OSCI主席 Eric Lish強調，Accellera系統促進會將透過提供可貫穿從系統層、暫存器轉換層(RTL)到閘級設計(Gate)以及智財的設計標準，來協助電子設計產業提升設計生產力。

Accellera系統促進會主席 Shishpal Rawat表示，合併後的新組織能更有效率地加速跨越多元設計環境的系統與智財設計標準制定，以提升電子設計產業生產力並降低積體電路與嵌入式系統的設計成本。資深產業分系師Gary Smith看好這項合併，他認為Accellera與OSCI的合併，將加速跨越不同電子設計領域的設計標準制定與推廣。

組織合併後，現有分屬Aellera與OSCI的標準制定工作將在合併的組織中繼續進行並基於彼此互補性加強合作。Accellera系統促進會並將持續與IEEE的夥伴關係，將轉移所制定之標準給IEEE予以正規化及後續管理。

Accellera和OSCI旗下都擁有各自的技術委員會，這些工作小組負責不同的標準制定工作。Accellera目前擁有的技術委員會包括：負責共同模擬(Co-emulation)與基於交易層(transaction-based)之加速器上SCE-MI標準的介面技術委員會；負責智財整合中介標準的IP-XACT工作組；負責智財使用追蹤標準的智財標籤(IP Tagging)技術委員會；負責制定OVL聲明庫的開放式驗證庫技術委員會；負責驗證覆蓋率共通性的整合覆蓋率共通標準(Unified Coverage Interoperability Standard；UCIS)；負責通用驗證方法(UVM)標準的驗證智財委員會；以及負責Verilog類比及混和訊號延伸標準的Verilog-AMS技術委員會。

目前OSCI所屬的技術委員會包括：類比及混和訊號──SystemC類比及混和信號延伸標準；組態、控制及檢測──SystemC與設計工具間之資訊交換標準；語言──SystemC語言標準；合成──SystemC 可合成子集；交易層模型 (Transaction Level Modeling ,TLM)──OSCI TLM 1.0 及 2.0模型標準；以及驗證──主要負責SystemC驗證庫。

未來在整合後，這些小組將更緊密的合作。另外，Accellera系統促進會也將與電機電子工程師會(IEEE)共同合作加速標準制定工作。所制定之標準將轉移給IEEE予以正規化及後續管理。

ISE Design Suite 13.3

剛拿到手，也安裝了

有機會試試看是否如http://www.eettaiwan.com所說一樣

全文轉貼自http://www.eettaiwan.com 

賽靈思ISE Design Suite 13.3強化浮點運算能力

 

賽靈思(Xilinx, Inc.)新推出 ISE Design Suite 13.3 設計套件，結合多項全新功能，能讓數位訊號處理器(DSP)設計業者針對無線、醫療、航太與國防、高效能運算與視訊應用等設計，輕鬆地加入位元精準的完全客製化單、雙精度浮點運算功能。該套件可透過 System Generator for DSP ，以及運用 Xilinx Floating-Point Operator IP LogiCORE 執行上述設計流程。

Xilinx表示，結合單、雙精度、以及業界唯一具備完全客製化精度浮點運算功能，加上System Generator for DSP帶來的高生產力，DSP設計業者可在這種萬事俱備的環境中輕鬆地設計、模擬和建置各種浮點運算設計，並能對矽元件部分及系統所需要的功耗擁有更佳的掌握度。

賽靈思的Floating-Point Operator核心可讓各種浮點計算作業能在FPGA中執行。當透過CORE Generator工具產生核心時，該作業即可確定，而現在則由System Generator來執行這項工作，同時每項作業變數有一個共用的AXI-4串流介面。以往客戶可運用CORE Generator中的完全客製化精度浮點運算IP，在單賽靈思FPGA元件中加入浮點運算設計。然而，要採用這種設計流程，業者必須了解VHDL或Verilog語言，而且對DSP研發業者來說模擬作業亦是一大挑戰。但有了ISE Design Suite 13.3設計套件後，研發業者現在可透過運用The Math Works’ Simulink的各種模擬功能，從更高的抽象層了解他們的系統，可確保設計對精確度的要求。

ISE Design Suite 13.3 設計套件也加入了Red Hat Enterprise Linux 6作業系統，並針對邏輯、嵌入式和系統版本用戶提供加強的生產力功能。所有版本都內含隨插即用IP的加強功能和支援7系列 FPGA。嵌入式與系統版本內含Platform Studio簡單易用的強化功能，其中包括全新的圖形化設計檢視(Graphical Design View)功能。邏輯版內含支援PlanAhead設計分析工具的生產力強化功能，包括針對HDL檔案的圖形階層檢視器(Graphical Hierarchy Viewer)。

 

IC5141安裝記錄

 好久沒安裝了
因應需求重新安裝一次
作個記錄

要安裝在CentOS4/RHL4上
 CentOS5/RHL5  只能在相容模式執行，不能安裝

使用CDROM1下的SETUP.sh



-------------------MAIN MENU----------------------


        The available options are:


           1)   Load Available Products

           2)   List Installed Products

           3)   Remove Installed Products

           4)   Configure Installed Products

           5)   (unavailable option) Test Installed Products

           6)   Update Installed Products

           h)   Help

           q)   Quit


   Type your choice: [ 1 ]




        CD#1 of the media set being used is required.

        You must now identify where the CD-ROM is mounted.

           1)   Local           (mounted to this machine)
           2)   Remote          (mounted to another machine)

           m)   Main Menu
           h)   Help


        Type your choice: [ 1 ] 1


        Specify the CD-ROM mount point

           1)   /cdrom
           2)   Other

           m)   Main Menu
           p)   Previous Menu
           h)   Help


        Type your choice: [ 2 ] 2

        Type the CD-ROM mount point: [ /mnt/eda/tmp/Cadence_IC5141_ISO/CDROM1 ]



  Where is the installation information?


      1) (unavailable option) Work Order

      2) E-mail File

      3) Tape

      4) Cadence Catalog

      5) Documentation Catalog

      h) Help

      p) Previous Menu

      q) Quit

 Type your choice: [ 2 ]  請選5 (手動選擇)

然後選擇全部

 ...

 全部安裝完後
又會再一次出現
-------------------MAIN MENU----------------------


        The available options are:


           1)   Load Available Products

           2)   List Installed Products

           3)   Remove Installed Products

           4)   Configure Installed Products

           5)   (unavailable option) Test Installed Products

           6)   Update Installed Products

           h)   Help

           q)   Quit


   Type your choice: [ 1 ] 4(這時候去選4作configure)


選擇全部後
一直到結束










...


又會再一次出現
-------------------MAIN MENU----------------------


        The available options are:


           1)   Load Available Products

           2)   List Installed Products

           3)   Remove Installed Products

           4)   Configure Installed Products

           5)   (unavailable option) Test Installed Products

           6)   Update Installed Products

           h)   Help

           q)   Quit

然後選擇q　　（離開）


然後再shell下設定路徑
以bash來作範例

export PATH=$PATH:/mnt/eda/Cadence/IC5141/tools.lnx86/bin
export PATH=$PATH:/mnt/eda/Cadence/IC5141/tools.lnx86/dfII/bin

因為原來的shell已經指向license.dat
export IUS_LICENSE_FILE=/mnt/eda/Cadence/License.dat

再來將安裝目錄中如下例
/mnt/eda/Cadence/IC5141下的
tools.lnx86　作一個link  = tools

所以在目錄/mnt/eda/Cadence/IC5141下使用ls
就有下面的列表

［centos4 IC5141]$ ls
data  doc  etc  install  share  tmp  tools  tools.lnx86

EDA Tools的路徑指定

一個參考的例子
# .bashrc

# User specific aliases and functions

# Source global definitions
if [ -f /etc/bashrc ]; then
    . /etc/bashrc
fi

export UVM_REF_HOME=/mnt/eda/test/uvm_ref_flow_1.02

export LD_LIBRARY_PATH=/mnt/eda/Novas/Novas_201010/share/PLI/IUS/LINUX
export VERDI_HOME=/mnt/eda/Novas/Novas_201010

#export LM_LICENSE_FILE=/mnt/eda/Cadence/IUS92/License.dat
export IUS_LICENSE_FILE=/mnt/eda/Cadence/IUS92_Hotfix40/IUS92/License.dat

export PATH=/usr/java/default:/usr/java/default/bin:/mnt/eda/eclipse:$PATH

export PATH=/mnt/eda/eclipse/eclipse:$PATH

export JAVA_HOME="/usr/java/default"

export SYNOPSYS="/mnt/eda/Synopsys"

#export PATH=$SYNOPSYS/dc/bin:$SYNOPSYS/scl_v10.9.3/linux/bin:$PATH
export PATH=$SYNOPSYS/scl_v10.9.3/linux/bin:$PATH

#setenv LM_LICENSE_FILE 27000@Linux213

export SNPSLMD_LICENSE_FILE=27000@centos4

LM_LICENSE_FILE=/mnt/eda/Synopsys/synopsys.dat:$IUS_LICENSE_FILE
export LM_LICENSE_FILE

export VCS_HOME=/mnt/eda/Synopsys/vcs2009.12
export PATH=$PATH:$VCS_HOME/bin
export VCS_ARCH_OVERRIDE=linux

DC_HOME=/mnt/eda/Synopsys/dc2009.06
PATH=$PATH:$DC_HOME/bin:$DC_HOME/linux/syn/bin
export PATH
alias da='design_analyzer'
alias dv='design_vision'
alias dvt='design_vision -tcl_mode'

PT_HOME=/mnt/eda/Synopsys/pt200912
export PATH=$PATH:$PT_HOME/bin:$PT_HOME/linux/syn/bin

export SYNOPSYS=/mnt/eda/Synopsys/tx2009.12
export SYNOPSYS_TMAX=/mnt/eda/Synopsys/tx2009.06

TMAX_HOME=/mnt/eda/Synopsys/tx2009.06
#alias tmax 'TMAX_HOME/bin/tmax \!*'
export PATH=$PATH:$TMAX_HOME/bin:./

#/mnt/eda/Synopsys/scl_v10.9.3/linux/bin/lmgrd  -c   /mnt/eda/Synopsys/synopsys.dat  -l
#/mnt/eda/Synopsys/license.log

#export PATH=$PATH:/mnt/eda/Cadence/IUS92/tools/bin
#export PATH=$PATH:/mnt/eda/Cadence/IUS102/tools/bin
export PATH=$PATH:/mnt/eda/Cadence/IUS92_Hotfix40/IUS92/tools/bin

export PATH=$PATH:/mnt/eda/Novas/Novas_201010/bin

在紅字中的路徑，有一些特別的tools可以使用(synopsys)
因此路徑需特別指定

ASIC设计流程中常用文件及格式介绍

GDSII：

它是用来描述掩模几何图形的事实标准，是二进制格式，内容包括层和几何图形的基本组成。



CIF：

（caltech intermediate format）,叫caltech中介格式，是另一种基本文本的掩模描述语言。



LEF：

（library exchange format）,叫库交换格式，它是描述库单元的物理属性，包括端口位置、层定义和通孔定义。它抽象了单元的底层几何细节，提供了足够的信息，以便允许布线器在不对内部单元约束来进行修订的基础上进行单元连接。

包 含了工艺的技术信息，如布线的层数、最小的线宽、线与线之间的最小距离以及每个被选用cell，BLOCK，PAD的大小和pin的实际位置。 cell，PAD的这些信息由厂家提供的LEF文件给出，自己定制的BLOCK的LEF文件描述经ABSTRACT后生成，只要把这两个LEF文件整合起 来就可以了。



DEF：

（design exchange format），叫设计交换格式，它描述的是实际的设计，对库单元及它们的位置和连接关系进行了列表，使用DEF来在不同的设计系统间传递设计，同时又可 以保持设计的内容不变。DEF与只传递几何信息的GDSII不一样。它还给出了器件的物理位置关系和时序限制等信息。

DEF files are ASCII files that contain information that represent the design at any point during the layout process.DEF files can pass both logical information to and physical information fro place-and-route tools.

* logical information includes internal connectivery(represented by a

netlist),grouping information and physical constraints.

* physical information includes the floorplan,placement locations and

orientations, and routing geometry data.





SDF：

(Standard delay format),叫标准延时格式，是IEEE标准，它描述设计中的时序信息，指明了模块管脚和管脚之间的延迟、时钟到数据的延迟和内部连接延迟。



DSPF、RSPF、SBPF和SPEF：

DSPF（detailed standard parasitic format）,叫详细标准寄生格式，属于CADENCE公司的文件格式。

RSPF（reduced standard parasitic format）,叫精简标准寄生格式，属于CADENCE公司的文件格式。

SBPF（synopsys binary parasitic format）,叫新思科技二进制寄生格式，属于SYNOPSYS公司的文件格式。

SPEF（standard parasitic exchange format）,叫标准寄生交换格式，属于IEEE国际标准文件格式。

以上四种文件格式都是从网表中提取出来的表示RC值信息，是在提取工具与时序验证工具之间传递RC信息的文件格式。



ALF：

(Advanved library format),叫先进库格式，是一种用于描述基本库单元的格式。它包含电性能参数。



PDEF：

（physical design exchange format）叫物理设计交换格式。它是SYNOPSYS公司用在前端和后端工具之间传递信息的文件格式。描述了与单元层次分组相关的互连信息。这种文件 格式只有在使用SYNOPSYS公司的Physical Compiler工具才会用到，而且.13以下工艺基本都会用到该工具。



TLF

TLF文件是描述cell时序的文件，标准单元的risetime，hold time，fall time都在TLF内定义。时序分析

轉貼自 http://hi.baidu.com/rfic_seu/blog/item/d1067812c5b51adca6ef3f37.html

Synopsys的中文網站

http://www.synopsys.com.cn

可以看一些中文的資料
雖然都不算是新的資料

TCL 基本指令

參考網址
http://www.dev.idv.tw/mediawiki/index.php/Tcl%E7%9A%84%E8%AE%8A%E6%95%B8%E4%BB%8B%E7%B4%B9

http://www.hume.com/html84/

http://blog.got7.org/2009/06/6tcl.html

• list 根據給定的參數製作對應的串列。
• lindex 從串列中取得指定的項目。
• lappend 新增一個項目到指定的串列中。
• linsert 插入一個項目至串列中的某個位置。
• llength 計算串列中項目的總數。
• lrange 取出某個範圍的子串列。
• lreplace 將串列某個範圍的項目置換成新的項目。
• lsearch 搜尋某個項目在串列中的位置。
• lsort 對串列進行排序。
• join 將串列合併為一個字串。
• split 分割字串成為串列。

lappend search_path bob
相對其它的方法
set search_path “$search_path bob”
set search_path [concat $search_path bob]

Synopsys tools

Multiple Tool Environments

DC shell also other environments – Multi-voltage mode, UPF mode, and Topographical mode.

DC shell can be run interactively or in “batch mode”.

DCT has a GUI mode called “DC Graphical”.

Design Vision (design_vision) must be used for Graphical Debug of DFT DRC violations.

IC compiler (ICC) can be used for scan chain reordering in the backend. There isn’t a “scan
insertion” flow in ICC.

Layout vs Abstract Views in Milkyway Library

A standard cell library also contains a corresponding
abstract view for each layout view

Abstract views contain only the minimal data needed
for Place & Route

















The use of abstract views instead of cell views enables smaller, more efficient design databases to be built and manipulated by P&R tools.

The abstract views do not contain underlying device details (poly, diffusion, n-wells, contacts).

They contain only the following:
- Outline of the cell (The “placement” tool places each cell in available sites in the core of the
chip. All the placer needs to know is the size and shape (outline) of the cell.)
- Pin locations and layer (Pins are usually metal connections to the underlying poly or diffusion
areas of the devices. The “router” tool uses these pin locations to route metal wires or connections
to each cell)
- Metal blockages (Areas in a cell where metal of a certain layer can not be routed because that
layer is being used in the full layout of the cell, but does not show up as a pin in the abstract view.
The example layout above is too simple to require blockages. These are more commonly needed in macro cells)

The layout and abstract views of all standard cells are built by a Library group. These cells are
usually initially built in a standard format called GDSII and then converted into tool-specific
formats (e.g. Milkyway database format for use by Synopsys tools).

fsdb技巧(三)

使用fsdbAutoSwitchDumpfile的範例

$fsdbAutoSwitchDumpfile（500,"./fsdb/fsdbdump.fsdb", 10,"fsdb.log");//放在第一個
$fsdbDumpvars(0, tb_top);

//$fsdbDumpflush ; 不必使用

System Generator in Xilinx and Matlab

软件要求
fMATLAB v7.0.1/Simulink v6.1 (R14.1) Service Pack 1, MATLAB
v7.0.4/Simulink v6.2 (R14.2)Service Pack 2, or MATLAB
v7.1.0/Simulink v6.3 (R14.3),
fXilinx ISE Foundation or Alliance, release version v8.1.01 (8.1
Service Pack 1) or later.

软硬件安装
f硬件方面: 安装好FPGA开发板
f软件方面: 安装好Systemgen后,可以再下载新的 plugin 来支持更
多的板卡,安装方法
y 下载相应的plugin
y 在matlab中,把当前目录设置到plugin的位置
y 在matlab里面输入 xlInstallPlugin(‘myplugin.zip’)


System Generator 的基本特性
支持VHDL和Verilog的自动代码生成
支持软硬件协同仿真
支持网络方式和以太网方式
支持Xilinx的开发工具
f与EDK交互
f对硬件自动综合和软件接口的抽象
f自动生成对外设和协处理器的抽象
f生成RTL
f对Simulink集成
f使用黑盒子插入VHDL和Verilog

EDA Standard List

full ranking of IEEE EDA standards

1	IEEE 1364-2001	Verilog Hardware Description Language
2	IEEE 1800-2009	SystemVerilog–Unified Hardware Design, Specification, and Verification Language
3	IEEE 1076-2002	VHDL Language Reference Manual
4	IEEE 1076-1993	VHDL Language Reference Manual
5	IEEE 1499-1998	Interface for Hardware Description Models of Electronic Components
6	IEEE 1364-1995	Hardware Description Language Based on the Verilog® Hardware Description Language
7	IEEE 1800-2005	SystemVerilog: Unified Hardware Design, Specification and Verification Language
8	IEEE 1076.2-1996	VHDL Mathematical Packages
9	IEEE 1076.1-1999	VHDL Analog and Mixed-Signal Extensions
10	IEEE 1685-2009	IP-XACT, Standard Structure for Packaging, Integrating, and Reusing IP within Tool Flows
11	IEEE 1850-2005	Property Specification Language (PSL)
12	IEEE 1076c-2007	VHDL Language Reference Manual – Procedural Language Application Interface
13	IEEE 1164-1993	Multivalue Logic System for VHDL Model Interoperability (Std_logic_1164)
14	IEEE 1850-2010	Property Specification Language (PSL)
15	IEEE 1076.6-2004	VHDL Register Transfer Level (RTL) Synthesis
16	IEEE 1801-2009	Design and Verification of Low Power Integrated Circuits
17	IEEE 1481-2009	Integrated Circuit (IC) Open Library Architecture (OLA)
18	IEEE 1076.4-1995	VITAL Application-Specific Integrated Circuit (ASIC) Modeling Specification
19	IEEE/IEC 61691-5-2004	IEC 61691-5 Ed.1 (IEEE Std 1076.4(TM)-2000): Behavioural Languages – Part 5: Standard VITAL ASIC (Application Specific Integrated Circuit) Modeling Specification
20	IEEE 1647-2008	Functional Verification Language e
21	IEEE 1076.1.1-2011	VHDL Analog and Mixed-Signal Extensions — Packages for Multiple Energy Domain Support
22	IEEE/IEC 61691-7-2009	Behavioural languages – Part 7: SystemC Language Reference Manual
23	IEEE 1076-1987	VHDL Language Reference Manual
24	IEEE 1076.1.1-2004	VHDL Analog and Mixed-Signal Extensions—Packages for Multiple Energy Domain Support
25	IEEE 1076.3-1997	VHDL Synthesis Packages
26	IEEE/IEC 61523-3-2004	IEC 61523-3 Ed.1 (IEEE Std 1497(TM)-2001): Delay and Power Calculation Standards – Part 3: Standard Delay Format (SDF) for the Electronic Design Process
27	IEEE 1076/INT-1991	Interpretations: IEEE Std 1076-1987, IEEE Standard VHDL Language Reference Manual
28	IEEE/IEC 62531-2007	IEC 62531 Ed. 1 (2007-11) (IEEE Std 1850-2005): Standard for Property Specification Language (PSL)
29	IEEE 1076.6-1999	VHDL Register Transfer Level Synthesis
30	IEEE 1647-2006	Functional Verification Language “e”
31	IEEE/IEC 61691-6-2009	Behavioural languages – Part 6: VHDL Analog and Mixed-Signal Extensions
32	IEEE 1666-2005	SystemC® Language Reference Manual
33	IEEE/IEC 61691-1-1-2004	IEC 61691-1-1 Ed.1 (IEEE Std 1076(TM)-2002): Behavioural Languages – Part 1-1: VHDL Language Reference Manual
34	IEEE 1364-2005	Verilog Hardware Description Language
35	IEEE/IEC 61691-4-2004	IEC 61691-4 Ed.1 (IEEE Std 1364(TM)-2001): Behavioural Languages – Part 4: Verilog® Hardware Description Language
36	IEEE 1076.4-2000	VITAL ASIC (Application Specific Integrated Circuit) Modeling Specification

fsdb技巧(二)

在Verdi下
一個簡單的Memory Dump方法

$fsdbDumpfile("tb_top.fsdb");
$fsdbDumpvars(0, tb_top,"+mda"); //將所有的Memory都Dump出來
$fsdbDumpMDA(tb_top.dut.SOCKET); //只將SOCKET這個array給Dump出來
$fsdbDumpflush ;

fsdb技巧(一)

這些是舊版的指令

節錄自
http://www.socvista.com/bbs/archiver/?tid-2539.html

产生FSDB波形文件的若干技巧

fsdbDumplimit - 限制FSDB文件size
-- $fsdbDumpvars([], *)

fsdbDumpfile - 指定FSDB文件名
-- $fsdbDumpfile(“”)

fsdbDumpvars - Dump指定的变量
--

fsdbDumpSingle - Dump指定的信号

fsdbDumpvariable - Dump指定的VHDL变量

fsdbSwitchDumpFile - 将dumping切换到另一个FSDB文件
-- $fsdbSwitchDumpFile(“”)

fsdbAutoSwitchDumpfile - 限制文件大小并在数据量过大时自动创建新的FSDB文件
-- $fsdbAutoSwitchDumpfile(, “”,< number of file>)

fsdbDumpflush - Force to Dump Result to FSDB file

fsdbDumpMem - Dump 指定的memory的内容
-- $fsdbDumpMem(, [, []])
現在已換成fsdbDumpMDA了


$fsdbDumpon - 打开 FSDB dumping

$fsdbDumpoff - 关闭 FSDB dumping

有时候要运行很长时间的仿真，但是关心的波形却只是其中一小段。这个时候怎么来开关波形，使文件不至于太过庞大呢？这里介绍一个方法。

initial begin

$timeformat(...);
$fsdbAutoSwitchDumpfile(...);
$fsdbDumpvars(...);

// 条件表达式1
$fsdbDumpoff;
// 条件表达式2
$fsdbDumpon;
end

Verdi 記錄目前的使用設定

在verdi的File選項中的下面
有一個Save Session
它可以指定一個檔案來紀錄目前verdi的使用狀況
例如ＧＵＩ開了那幾個，Net的顏色或是已經追蹤到那個Net了，等種種狀況
等儲存起來後，
下次再用Restore Session
就可以立刻恢復原有的設定使用情況了

這是方便要追蹤不同testpattern時，很方便的一種工具

一個可以美化Verilog code的程式

在軟體程式語言的工具中，有一種工具稱為source code beautfier, formatter或是styler。其主要目的就是把你的程式透過這個工具重新格式化成一個統一的格式。如果，本身的coding已經非常漂亮了，那麼這樣的工具或許用處不大。

不過，如果本身的coding style沒有很好的話，透過這個工具可以讓你的Verilog程式不要看起來這麼亂。這種工具大概是你不幸的接手某個coding style很差的人的工作時比較有用吧！

下載網址

PS:　這個tools只能在Linux-like的環境中使用

參考自http://gary-digital.blogspot.com/2006/08/verilog-code.html

EDA 在virtual PC 上的使用限制(一)

如果使用分享硬碟/目錄的方式
常會使得link的過程發生錯誤

只要將執行目錄放在Linux的硬碟目錄下
就可以執行成功
可能是分享硬碟/目錄的磁區格式不合之故