Design Compiler再了解(二十六)

Time Budgeting

Synopsys的建議是在INPUT/OUPUT PORT上
內部的design為40%
外部的環境為60%

例子如下

create_clock -period 10 [get_ports CLK]
set_input_delay -max 6 -clock CLK [all_inputs]
remove_input_delay [get_ports CLK]
set_output_delay -max 6 -clock CLK [all_outputs]

10ns的clock
對外面的預算delay是6ns，但clock可以不計

還有外部的電容負載可以用估計會有幾個fanout再用cell去加總

set_load [expr [load_of ssc_core_slow/and2a0/A] * 5] \
[all_outputs];
此例為估計fanout會有5個and2ao的A port