Digital Circuit Functional Verification(十六)

 测试语言( VERIFICATlON  LANGUAGES)

•  Verification languages can raise the level of abstraction.

驗證語言的重要功能需求

1. Multiple runs, Multiple seeds

2. Random Generation

3. Functional Coverage

4. Minimal code modifications

5. Identify holes

6. Constraints

•  VHDL and Verilog are simulation languages, not verification
languages.
Verilog偏重的是初级应件结构，所以它不能支持高级数据结
构，也不具备面向对象的特征。VHDL比较适合于大型项目，它
封装了所有的信息，并严格按定义好的接口传送。有必要创造一
能克服Verilog和VHDL的这些缺点的专门的测试语言 。

•  Proprietary verification languages exist.
三种企业专用的测试语言：Verisity的elSpecman, Synopsys
的VERA,Chronology的Rave。(2005)

另外有以C為基礎所開發的systemC，亦是另一種驗證語言

為了因應驗證的需求，verilog加入了一些C語言的精神，

延生出systemverilog，為了充分利用systemverilog來驗證IC design，

又開發出了驗證方法從VMM/OVM而到了統一的UVM(2011)

systemverilog也提供 DPI的介面，可以方便的連結其它的語言來做
聯合驗證(co-sim)