systemverilog簡易的時間控制

Systemverilog提供直接定義的時間控制如下

可直接用數值加上時間單位來控制延遲的時間

單位可用
ns
us
ms

example: 
program tst;
   initial begin
   # 200ms;
   expect( @(posedge clk) a ##1 b ##1 c ) else $error( "expect failed" );
        ABC: ...
   end
endprogram 

這樣可以更直接及省事一些